DDR，DDR2的时序要求一般比较高，所以对于时钟、地址控制线、数据、DQS等的等长要求较高。
以下简单说一下DDR，DDR2的等长布线要求- ?' _# Y3 y1 `
DDR 时钟（查分）:一般要求差分阻抗100欧。 线宽、间距需要根据叠层结构计算出来，与其他走线的间距要满足3w规则；必需精确匹配差分对走线误差，允许在＋30mil 以内。
KDDR 地址、片选及其他控制线：单端阻抗50欧。应走成菊花链状拓扑，可比ddrclk 线长1000－2500mil，绝对不能短。
DDR 数据线，ddrdqs，ddrdm 线：单端阻抗50欧。最好在同一层布线。数据线与时钟线的线长差控制在50mil 内。其中要特别注意DQS的走线，要满足3W规则。
( P7 Y; N0 E; H- r+ G
其中PCB走线阻抗都要根据实际的叠层结构计算。